1.参与先进DDR/NAND interface IP设计, 定义功能模块。
2.参与功能模块的RTL Verilog代码编写与验证。
3.负责设计基于先进制程standardcell的数字电路。
4.负责数字电路和RTL model的一致性验证，timing closure。
5.与SoC团队密切合作，确保IP模块能被正确使用与整合。
6.与后端团队密切合作，辅助IP模块的layout设计。
7.与模拟团队密切合作，确保模拟IP能被正确使用与整合。
8.使用后端仿真工具完成基于layout的timing closure及其他物理验证。

1.计算机工程、电气工程、计算机科学或相关领域的学士或硕士学位。
2.熟练掌握Verilog及前端验证EDA工具。
3.熟练使用Cadence Virtuoso完成电路设计。
4.对电路timing closure有深入了解，能够对timing violation提出解决方案。
5.熟练掌握Hspice等电路级仿真工具。
6.熟悉DDR或NAND接口者优先。
7.强大的问题解决能力，出色的沟通能力，能够在协作的团队环境中有效工作。